说明
您可以在使用 ModelSim 仿真基于 VHDL 的 DDR3 UniPHY 内存控制器设计时遇到上述错误。当在 VHDL 中生成 DDR3 内存控制器时，所有 Verilog 和 SystemVerilog 子模块都会进行加密，以允许使用单语言模拟器进行模拟。如果在加密的文件中发生错误，将会生成像上述这样的加密消息。
解决方法
确保按照位于_sim目录中的 msim_setup.tcl 文件中指定的顺序编译 DDR3 文件。任何按订单编译的文件都可能导致上述错误。