是的, Cyclone IV 设备的 PLL 行为模型中的 PLL 输出时钟在某些条件下可能精确。这是因为 PLL 行为模型仅基于时钟乘法因素和分部因素来计算输出频率,而这些因素可能漏出一些分数值。
例如:
输入时钟为 125MHz,乘法系数为 125,分因子为 1536,通过模拟,PLL 输出时钟周期为 98286ps。但是 PLL 输出时钟应为 10.172526MHz/98304ps。
作为一种变通方法,用户可以打开 UI 中的高级 PLL 功能,以便 PLL 行为模型可以使用高级参数计算更加精确。
问题计划在 Quartus ® II软件版本 12.1中解决。