说明
可能在 ModelSim 中发生此错误® 当您对模块使用错误的编码风格时， 模拟器。在 Verilog-1995 中，模块声明不得包含正在声明的端口大小。它们必须只包含名称。端口大小必须在模块声明后（指定端口类型）进行声明。
例如，以下模块声明不合法：
module abc (
port_a [15:0],
...
);
实施此模块的正确方法如下：
module abc (
port_a,
...
);
input port_a [15:0];
...;
将所有模块从第一种编码风格更改为第二种模块，将使设计能够在 ModelSim 模拟器中编译和加载。