说明
编译设计时，Quartus® II 软件包含 Stratix® V、Arria® V 或 Cyclone® V 设备家族中的 PLL 英特尔® FPGA IP，您可能会看到这一警告。
当您手动对 PLL 应用 create_generated_clock 限制而不是使用约束时会 derive_pll_clocks 出现此问题。
由于后期合成与拟合后网络列表之间的 PLL 输出计数器名称不匹配，因此会发生警告。
解决方法
为了避免此警告，执行以下两个操作之一：
- 用于
derive_pll_clocks约束您的 PLL。 - 在create_generated_clock限制中使用通配符，如下所示：
对于原始限制，例如：
create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
-source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0]}]
替换参考-source来自vco1ph[0]vco*ph[*]：
create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
-source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco*ph[*]}] /
此问题从英特尔® Quartus® Prime 专业版或标准版软件版本 13.0 开始修复。