关键问题
说明
如果您生成针对 CPRI IP 内核变体的 Verilog HDL 模型 数据速率为 4.915 Gbps、6.144 Gbps 或 9.8 Gbps，以及 针对 Arria V GZ、Arria V GT 或 Stratix V 设备 Verilog HDL 模型无法通过演示对 HDLC 功能进行模拟 testbench。IP 核丢弃一些 HDLC 数据。
解决方法
此问题没有变通办法。生成和模拟 VHDL 型号，而不是这些 CPRI IP 内核变体的 Verilog HDL 模型， 如果要模拟 HDLC 功能。
此问题将在 CPRI MegaCore 的未来版本中修复 功能。