文章 ID: 000079782 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

我编译了设计，并在实验室中运行。Ive 在相同版本的 Quartus® II 软件中重新编译了相同的 RTL，但是这些版本不起作用。可能出错了？

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

检查可能会影响设计并受到边缘变化影响的以下常见故障区域：

 

  1. 模拟现象：

·         电源和接地未在规范范围内

·         去耦不足

·         噪声/信号完整性

 

  1. 时序限制

·         不完整的限制

·         不准确的限制

·         时序异常限制较差

 

  1. 使用 async 接口操作不当

·         使用 Design Assistant 验证您的设计 - 您可以找到有用的信息来帮助解决问题

·         重置结构

·         异步时钟域传输

·         异步信号

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    Stratix® III FPGA

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