文章 ID: 000079687 内容类型: 故障排除上次审核日期: 2021 年 08 月 29 日

为什么我的面向 PCI Express VHDL altpcierd_write_dma_requester_128.vhd 的 Stratix IV 硬核 IP 与其 Verilog 协议的区别？

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

适用于 VHDL 中 PCI Express® 的Stratix IV® 硬核 IP 与 Verilog HDL 控制功能不一致。这种不一致性可能会导致 TX 接口上某些地址的 PCIe 设计出现错误。

解决方法 在 altpcierd_write_dma_requester_128.vhd 中，1036 行变更：

tx_desc_addr

自

tx_desc_addr