文章 ID: 000079642 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么在内存接口设计受 DTW(DDR 时序向导)约束下,没有恢复和删除时序报告?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

如果您没有剪下设计中的后同步路径,则可能没有针对此类设计的恢复和移除报告。

要查看这可能是哪些问题,请首先使用以下方法之一检查后同步路径是否被剪切:

  • 对于 Classic 时序分析器,在 Quartus® II 软件中打开 分配编辑器,并确保以 |dqs_io~regout 列中结尾的节点具有将时序路径分配设置为打开。每个 DQS 组应该有一个分配。
  • 对于 TimeQuest 时序分析器,使用 Report SDC 任务并检查 False Path 报告。

请注意,节点的名称可能不同于您用于控制器的名称。节点全名的示例如下: my_core:my_core_ddr_sdram| my_core_auk_ddr_sdram:my_core_auk_ddr_sdram_inst|my_core_auk_ddr_datapath:ddr_io| my_core_auk_ddr_dqs_group:\g_datapath:1:g_ddr_io|dqs_io~regout

my_core 是控制器变体的名称,和"g_datapath:0"表示 DQS 组编号。

相关产品

本文适用于 1 产品

Stratix® II FPGA

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。