说明
是的,自从 Quartus® II 软件版本 9.0 发布以来,Stratix® III 设备就对写入级延迟链的计时模型进行了更新。这些延迟链在 Quartus® II 软件版本 9.0 及更早版本中进行了错误建模。 已更新了 Quartus II 软件版本 9.0 SP1 中的设备计时模型和 DDR3 SDRAM 高性能控制器 MegaCore IP来解决这个问题。此更新消除了在设计中实施 DDR3 DIMM 接口或 DDR3 组件接口(用于地址/命令信号的菊花链拓扑)中的硬件功能故障的可能性。
此问题影响所有使用 DDR3 SDRAM 高性能控制器 MegaCore 或 ALTMEMPHY 宏功能实施水平 DDR3 接口的所有Stratix III 设计。如果您的设计实现了具有平级的 DDR3 接口,请按照以下步骤解决问题: