关键问题
说明
此问题影响 DDR2 和 DDR3、LPDDR2、QDR II 和 RLDRAM II 产品。
在针对 Arria V 的设计中可能会发生内部错误，或 Cyclone V 设备，并在 MPFE 时使用硬核内存控制器， MMR 和硬核内存控制器的 SC 时钟输入不是 由 PLL 或时钟缓冲区驱动。
解决方法
此问题的变通方法是确保您驱动 通过 PLL 的 MPFE、MMR 和 SC 时钟输入。
此问题将在将来的版本中修复。