关键问题
说明
PHY IP 列出的 Synopsys 设计限制 （SDC） Altera收发器中面向 PCI Express （PIPE） 的核心 PHY IP 核用户指南 不正确。正确的限制 如下所示。
#analyzing at 250 MHz
create_generated_clock -name clk_g3 -source [get_ports
{pll_refclk}]
divide_by 2 -multiply_by 5 -duty_cycle 50 -phase 0 -offset
0[get_nets
{*pipe_nr_inst|transceiver_core|inst_sv_xcvr_native|inst_sv_pcs|ch[*].
inst_sv_pcs_ch|inst_sv_hssi_tx_pld_pcs_interface|pld8gtxclkout}]
-add
#analyzing at 62.5MHz
create_generated_clock -name clk_g1 -source [get_ports
{pll_refclk}]
-divide_by 8 -multiply_by 5 -duty_cycle 50 -phase 0 -offset
0
[get_nets
{*pipe_nr_inst|transceiver_core|inst_sv_xcvr_native|inst_sv_pcs|ch[*].
inst_sv_pcs_ch|inst_sv_hssi_tx_pld_pcs_interface|pld8gtxclkout}]
-add
#creating false paths between these clock groups
set_clock_groups -asynchronous -group [get_clocks clk_g3]
set_clock_groups -asynchronous -group [get_clocks clk_g1]
set_clock_groups -asynchronous -group [get_clocks
*pipe_nr_inst|transceiver_core|inst_sv_xcvr_native|inst_sv_pcs|ch[*].
inst_sv_pcs_ch|inst_sv_hssi_8g_tx_pcs|wys|clkout]
解决方法
面向 PCI Express 的 PHY IP 核的这些时序限制 都包含在 Altera 收发器的版本 13.0 SP1 中 PHY IP 核用户指南。