关键问题
说明
The Stratix 《PCI Express 用户指南》 和 T ransceiver V 硬核 IP Altera的重配置控制器 IP 内核 章节 《收发器 PHY IP 核用户指南》 应包括以下内容 对设计进行限制，包括面向 PCI Express 的 Stratix V 硬核 IP 启用 CvP 时 IP 核。如果您的设计包含以下组件：
- 适用于配备 CvP 的 PCI Express 的 Stratix V 硬核 IP 启用
- 连接到同一收发器重新配置的任何额外收发器 PHY 控制器
然后您必须连接调用的 PLL 参考时钟 refclk
用于 PCI Express IP 内核至信号的 Stratix V 硬核 IP mgmt_clk_clk
收发器重新配置控制器和其他
收发器 PHY。此外，如果您的设计包含更多
一个位于同一侧的收发器重新配置控制器
FPGA，他们都必须共享 mgmt_clk_clk 信号。
解决方法
无需变通方法。此限制将记录在证明 未来版本的Stratix 《PCI Express 用户指南》和 T ransceiver V 硬核 IP Altera的重配置控制器 IP 内核章节 《收发器 PHY IP 核用户指南》。