文章 ID: 000079368 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么 TimeQuest 时序分析器不报告使用 PLL 重新配置Stratix III 和 Stratix IV 设计的信号相位步骤的设置并保留时序?

环境

  • Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    对于使用 PLL 重新配置的Stratix® III 和 Stratix IV 设计,TimeQuest 时序分析器不报告信号的设置或保留值 phasestep ,因为此信号的时序不关键。

    Stratix III 设备 (PDF) 中Stratix III 设备手册章节时钟网络和 PLL以及 Stratix IV 设备的Stratix IV 设备手册章节时钟网络和 PLL表示所有 PLL 重新配置信号均同步到所有 scanclk 信号,并且所有信号应满足设置与保留相关要求 scanclk 。但是,此信号 phasestep 应在信号进入低值后才会被保存用于多个周期 scanclk 并进行分解 phasedone 。《 phasestep 应用说明 454:在 Stratix III 和 Stratix IV 设备中实施 PLL 重新配置)》中也指出了正确使用情况。由于信号是以这种方式使用的,因此不需要设置和保留分析 phasestep

    解决方法

    设备手册计划进行更新,以明确 PLL 重新配置信号的时序要求。

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    本文适用于 4 产品

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    Stratix® IV GT FPGA
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