说明
由于 Quartus® II 软件版本 12.1 及更高版本出现问题，在外部 PLL 模式下使用ALTLVDS_TX 英特尔® FPGA IP时，您可能会在 Arria® V 设备中看到此错误。
错误：SERDES DPA 块节点“lvds_tx：lvds_tx_inst0|altlvds_tx：ALTLVDS_TX_component”：lvds_tx_lvds_tx auto_generated|arriav_serdes_dpa1“未在”TXFCLK“端口上正确连接。它必须连接到下面列出的有效端口之一。信息：可以连接到 arriav_pll_lvds_output WYSIWYGInfo 的 LVDSCLK 端口：可以连接到 GENERIC_PLL WYSIWYG 的 OUTCLK 端口
解决方法
要解决此问题，需要将 LVDS 缓冲区插入到tx_inclock和tx_enable端口上的外部 PLL 和 ALTLVDS 实例之间。
请参阅“相关文章”部分中的相关解决方案，了解如何在外部 PLL 和 ALTLVDS 英特尔 FPGA IP之间添加中间 LVDS 缓冲区。