文章 ID: 000079214 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

Stratix带有 UniPHY 和 RLDRAM II 控制器的带有 UniPHY 内存接口的 V QDR II 和 QDR II SRAM 控制器可能会出现写入时序故障

环境

  • 英特尔® Quartus® II 订阅版
  • 英特尔® Nios® II 处理器
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    面向 Stratix V 设备的内存接口可能出现 写设置或写保留时序故障。

    解决方法

    在 400MHz 或低速运行的接口的变通办法是 以启用基于高性能Nios II 的定序器,而不是 基于 RTL 的排序器。

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    本文适用于 1 产品

    Stratix® V FPGA

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