关键问题
说明
这个问题会影响 DDR2、DDR3 和 LPDDR2 产品。
在 Cyclone V SoC 上使用 ARM 处理器连接硬内存接口 设备，TimeQuest 中的报告 DDR 可能会报告错误时序故障。 此类关于后同步时序分析或 DQS 中时序故障的报告 将忽略 CK 时序分析。
此问题不适用于硬核或软核内存接口 在FPGA中。
解决方法
此问题的变通办法是忽略报告的时序 失败。
此问题将在将来的版本中修复。