说明
由于 Quartus® II 软件出现问题，使用 EDA 仿真库编译器将 Verilog HDL 和 VHDL 仿真库都编译为 NC-Sim，以将同一输出目录覆盖文件 cds.lib。不影响其他文件和子目录。
解决方法
要解决此问题，请按照以下步骤操作。
- 编译 Verilog HDL 库
- 将输出目录中的文件 cds.lib 复制到另一个位置
- 将 VHDL 库编译为与 Verilog HDL 库相同的输出目录
- 编辑刚刚生成的 cds.lib 文件，并附上第一个 cds.lib 的内容，但第一行从 cds.lib 开始除外
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此问题计划在 Quartus II 软件的未来版本中解决。