说明
在 Cyclone® V 或 Arria® V SoC FPGA中，RGMII 传输时序参数 Td（TX_CLK到 TXD/TX_CTL 输出数据延迟）指定为 -0.85 至 0.15 ns，这超过行业标准的规范。在降低千兆位媒体独立接口规范（版本 2.0）中，TskewT（数据到时钟输出偏斜）定义为 -500ps 至 500ps。此时序违规将导致 HPS EMAC RGMII 接口和部分供应商 PHY 之间的互连问题。
解决方法
我们建议选择能够调整输入时序的 PHY。例如，选择 Realtek\s RTL8212 串行 PHY，它可以提供 TXDLY/RXDLY 引脚来调整其输入/输出时钟延迟;选择 Micrel\'s KSZ9021 串行 PHY，它提供 RGMII Pad 偏斜寄存器来调整信号\'偏斜步骤 0.12n。这两个都意味着增加信号延迟以补偿输出偏差，这可以消除客户主板的计时错误。
选择这些 PHY 时，应将额外胶液逻辑应用于 RGMII 接口，将外部 HPS EMAC RGMII 信号路由至FPGA侧，或者在内部桥接 HPS EMAC GMII 以FPGA。
选择这些 PHY 时，应将额外胶液逻辑应用于 RGMII 接口，将外部 HPS EMAC RGMII 信号路由至FPGA侧，或者在内部桥接 HPS EMAC GMII 以FPGA。