文章 ID: 000079099 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

Error (16270):以下 2 个不可合并的 IOPLL 正在驱动 clkctrl 模块

环境

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    如果您将两个 IIOPL 的输出馈送至Arria® 10 设备的时钟控制 (ALTCLKCTRL) 模块中,您可能会在 Quartus® II 软件中收到此错误消息。

    Arria 10 个设备中,IO 区块每个只包含 1 个 PLL。 时钟控制模块只能从本地时钟源中选择,因此如果 Quartus II 无法将 IOPLL 合并到单个位置,系统会给此错误。

    解决方法

    如果您需要将来自多个 PLL 的输出馈送至时钟控制模块,可考虑使用 fPLL,因为 HSSI 区块中有两个 fPL。

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    本文适用于 3 产品

    英特尔® Arria® 10 GX FPGA
    英特尔® Arria® 10 SX SoC FPGA
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