文章 ID: 000079090 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么我会看到输入和输出路径中添加大型布线延迟,导致时序违规?

环境

  • 英特尔® Quartus® II 订阅版
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明 由于 Quartus® II 软件版本 12.0 和 12.0 SP1 出现问题,PLL 补偿可能会在 Fitter 中错误地建模。这可能会导致向跨时钟域(如输入和输出路径)的路径添加大型布线延迟。此问题会影响针对 Stratix® V、Arria® V 和 Cyclone® V 设备的设计。
    解决方法

    Quartus® II 软件版本 12.0 SP2 解决了此问题。要解决此问题,请升级到 Quartus II 软件版本 12.0 SP2。

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