当您生成包含串行 RapidIO® IP 的 Qsys 系统时，Qsys 会为您的 IP 生成（.tcl）脚本和 Synopsys 设计限制（.sdc）文件。
当 Qsys 系统中存在多个串行 RapidIO IP 实例时 ，.sdc 文件将无法正常工作。 问题在于，create_generated_clock条陈述匹配的时钟超过一个时钟，而失败。 您将在 TimeQuest™ 时序分析器中看到这些在忽略的限制报告中。
为解决此问题，复制串行 RapidIO IP 的每个实例的create_generated_clock陈述，然后更改时钟的名称以使其独特，并修改源和目标过滤器，以便它们包括实例名称。
例如更改此项：create_generated_clock -name clk_div_by_two_rio_blocks_rapidio_3 -source [get_nets *rio_blocks_rapidio_3_rio_inst*tx_clkout[0]] -divide_by 2 [get_nets *rio_blocks_rapidio_3*riophy_xcvr|clk_div_by_two]
对此：create_generated_clock -name clk_div_by_two_rio_blocks_rapidio_3_myinst -source [get_nets *my_inst*rio_blocks_rapidio_3_rio_inst*tx_clkout[0]] -divide_by 2 [get_nets *my_inst*rio_blocks_rapidio_3*riophy_xcvr|clk_div_by_two]
此问题计划在 Quartus® II 软件的未来版本中修复。