文章 ID: 000078970 内容类型: 产品信息和文件 上次审核日期: 2021 年 08 月 29 日

如何设置Stratix V PCIe HIP 以请求预设 9,以提高第 3 代接收眼量的余量?

环境

    英特尔® Quartus® II 订阅版
BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

适用于 PCI Express 的 Stratix® V 硬核 IP®默认要求链接伙伴使用预设 7 或预设 8 来传输第 3 代数据。 根据通道特性,使用预设 9 用于硬 IP 请求预设,以及全带宽以获得均衡器的峰值频率,可能会提高硬核 IP 接收器的眼余量。

解决方法

请按照以下步骤执行有关工作。

a) 要修改硬 IP RTL,请求其链接伙伴以 Gen3 预设 9 传输,请按照以下步骤操作。

1. 编辑生成的 altpcie_sv_hip_ast_hwtcl.v 文件位于 \top\synthesis\submodule\

2. 请将以下行更改为:

localparam [17:0]gen3_coeff_1 = (hwtcl_override_g3rxcoef=1 )?gen3_coeff_1_hwtcl [17:0]:18\'h7;

localparam [17:0]gen3_coeff_2 = (hwtcl_override_g3rxcoef=1 )?gen3_coeff_2_hwtcl [17:0]:18\'h8;

localparam [17:0]gen3_coeff_3 = (hwtcl_override_g3rxcoef=1 )?gen3_coeff_3_hwtcl [17:0]:18\'h7;

localparam [17:0]gen3_coeff_4 = (hwtcl_override_g3rxcoef=1 )?gen3_coeff_4_hwtcl [17:0]:18\'h8;

localparam [17:0]gen3_coeff_1 = (hwtcl_override_g3rxcoef=1 )?gen3_coeff_1_hwtcl [17:0]:18\'h9;

localparam [17:0]gen3_coeff_2 = (hwtcl_override_g3rxcoef=1 )?gen3_coeff_2_hwtcl [17:0]:18\'h9;

localparam [17:0]gen3_coeff_3 = (hwtcl_override_g3rxcoef=1 )?gen3_coeff_3_hwtcl [17:0]:18\'h9;

localparam [17:0]gen3_coeff_4 = (hwtcl_override_g3rxcoef=1 )?gen3_coeff_4_hwtcl [17:0]:18\'h9;

b) 添加下方针对您想要实现此更改的 PCIe IP 的每个收发器引脚的分配。

set_instance_assignment - 名称XCVR_RX_EQ_BW_SEL BW_FULL_12P5 – to

相关产品

本文适用于 4 产品

Arria® V GZ FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

1

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。