说明
要强制信号使用全局时钟，使用以下 AHDL 功能原型（端口名称和订单也适用于 Verilog HDL）：
全局功能（在）
返回（输出）;
VHDL 组件声明：
全球组件
端口 （a_in： 输入STD_LOGIC;
a_out：输出接STD_LOGIC）;
最终组件;
GLOBAL缓冲区表示信号必须使用全局时钟、输出启用、寄存器控制或内存启用信号。全球信号可用性和使用情况取决于设备产品家族。有关具体详细信息，请参阅Altera文献网页上提供的设备产品家族数据表。