IOPLL 或 fPLL IP 内核的 VHDL 模拟会生成有关 PLL_CTR_RESYNC 参数的错误消息

对以下锁相环 （PLL） IP 运行 VHDL 模拟时 内核，模拟器可能会生成错误：

• Altera^® I/O PLL （Altera IOPLL） IP 内核 Arria^® 10 款设计
• Stratix V 中的分段式 PLL （fPLL） IP 内核^®，Arria V、Cyclone^® V 设计

模拟器发布有关 PLL_CTR_RESYNC 参数：

要解决 Mentor Graphics 的模拟错误^® ModelSim^® SE 或 Synopsys^® VCS MX，执行以下任务：

1. 找到 /quartus/eda/sim_lib/altera_lnsim_components.vhd 文件。
2. 在文本编辑器中打开该文件。
3. 删除其中 PLL_CTR_RESYNC 的参数定义 altera_pll 模块。

要解决 ModelSim AE 的模拟错误，执行以下操作 任务：

1. 找到 /.。/modelsim_ae/altera/vhdl/src/altera_lnsim/altera_lnsim_components.vhd 文件。
2. 在文本编辑器中打开该文件。
3. 删除其中 PLL_CTR_RESYNC 的参数定义 altera_pll模块。
4. 运行以下命令以将文件重新编译为正确文件 图书馆。

vcom -work altera_lnsim /../modelsim_ae/altera/vhdl/src/altera_lnsim/altera_lnsim_components.vhd

您必须具有更新此文件的安装权限。如果您没有 安装权限通过执行以下操作在本地重新编译文件 任务：

1. 运行 cp /../modelsim_ae/altera/vhdl/src/altera_lnsim/altera_lnsim_components.vhd . 命令以复制 altera_lnsim_components.vhd 文件 到您的本地模拟目录。
2. 在文本编辑器中打开该文件。
3. 删除其中 PLL_CTR_RESYNC 的参数定义 altera_pll 模块。
4. 运行 vlib altera_lnsim 命令。
5. 运行 vmap altera_lnsim altera_lnsim 命令。
6. vcom -work altera_lnsim altera_lnsim_components.vhd运行 命令。