文章 ID: 000078749 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

为什么一致性 LEC 失败,在我的设计中状态机器的数量显示不匹配?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

当 Quartus® II 软件从版本 6.0 开始执行一定的优化,同时提取状态机时出现此问题。Quartus® II 软件生成有限状态机文件 (.fsm) 用于一致性软件解释状态机编码。在执行状态机优化之前会生成 FSM 文件。当 FSM 文件生成后发生某些状态优化时,状态机编码的差异会导致黄金设计和修订设计不匹配,停止正式验证。

为了避免此问题,在Settings对话框的"分析和合成"页面的"更多设置"下关闭提取 Verilog 状态机器提取 VHDL 状态机器。请注意,根据设计,关闭状态机器提取可能会降低区域/时序性能。

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