对于使用 Altera_PLL 宏功能的设计,您可能会在 Quartus® II 软件版本 12.1 中看到此警告。将一个fPLL级联到另一个相邻的fPLL时,将使用cascade_out端口。如果未在设计的 Altera_PLL 宏功能中启用此端口,编译过程中仍可能生成警告。
您可以放心忽略此警告。它是错误生成的。
对于使用 Altera_PLL 宏功能的设计,您可能会在 Quartus® II 软件版本 12.1 中看到此警告。将一个fPLL级联到另一个相邻的fPLL时,将使用cascade_out端口。如果未在设计的 Altera_PLL 宏功能中启用此端口,编译过程中仍可能生成警告。
您可以放心忽略此警告。它是错误生成的。
1
在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。
本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。