说明
当使用手动主板偏斜延迟实施具有 UniPHY 的外部内存接口时，TimeQuest 时序分析器工具中可能会显示以下警告。
Critical Warning: DDR Timing requirements not met
Warning: Write Leveling tDQSS (Slow 900mV 0C Model)
Warning: Write Leveling tDSS/tDSH (Slow 900mV 0C Model)tDQSS、tDSS 和 tDSH 时序参数与写入级别相关联，写入层级是内存设备的 JEDEC 要求（每个设备的 DQS 和 CK 之间的关系）。此路径是FPGA外部的，无法由 TimeQuest 时序分析器工具完全分析。分析是通过基于主板偏斜延迟report_ddr脚本中的计算完成。
解决方法
要解决此问题，请仔细检查 MegaWiframed 或 Qsys GUI 中的所有主板偏斜设置，以确保所有参数符合Altera建议的布局指南。