RapidIO II IP Core - VHDL 测试台编译结果因参数和端口类型不匹配而导致错误

当您生成模拟模型 VHDL 时，有参数和端口类型 VHDL 顶级包装器不匹配。实例化生成的测试台 顶部包装器将提供编译错误。

采用以下 1 位宽度端口 std_logic ，而不是 std_logic_vector 在 VHDL 顶级包装器中：

• csr_external_tm_mode_wr
• csr_external_mtu_wr
• external_illegal_transaction_decode_set
• external_io_error_response_set
• external_message_request_timeout_set
• external_slave_packet_response_timeout_set
• external_unsolicited_response_set
• external_unsupported_transaction_set
• external_illegal_transaction_target_error_set
• external_missing_data_streaming_context_set
• external_open_existing_data_streaming_context_set
• external_long_data_streaming_segment_set
• external_short_data_streaming_segment_set
• external_data_streaming_pdu_length_error_set
• external_capture_ftype_wr
• external_capture_ttype_wr
• external_letter_wr
• external_mbox_wr
• external_msgseg_wr
• external_xmbox_wr

对于 V 系列FPGA器件家族变体，请更改顶部的以下端口 生成的包装器级别 std_logic_vector(0 downto 0) ，以与之匹配 模块中定义的各自 SystemVerilog 矢量端口 altera_rapidio2_top:

• pll_locked
• pll_powerdown

如果出现参数类型不匹配错误，可以安全地移除参数 SYS_CLK_FREQ 在生成的顶部包装器中。IP 内核不会进一步 对此参数进行处理。