使用 Quartus® II 合成时，可以将 Synopsys 设计限制 （SDC） 格式的时序限制嵌入到 VHDL 或 Verilog HDL 设计文件中。
在 HDL 文件和SDC_STATEMENT选项中使用altera_attribute关键字来应用时序限制。每个 VHDL 实体或 Verilog HDL 模块只允许一个altera_attribute。
要应用多种限制，请将所有选项或分配合并到一行中，将每个组件与半独立（;)）分隔。
以下是使用altera_attribute关键字应用多个错误路径时序限制的示例，以及 Verilog-2001 HDL 格式的SDC_STATEMENT选项。有关其他 HDL 语言格式，请参阅 有关 Quartus® II 手册的 Quartus II 集成合成 （PDF） 章节中的“使用altera_attribute设置 Quartus® II 逻辑选项”。
（* altera_attribute = {“名 SDC_STATEMENT \”set_false_path-从 [get_registers*sv_xcvr_pipe_native*]-到 [get_registers*altpcie_rs_serdes|*]\“;-name SDC_STATEMENT \”get_registers set_false_path -to [get_registers *altpcie_rs_serdes|fifo_err_sync_r\[0\]\“;名称 SDC_STATEMENT \”set_false_path -到 [get_registers *altpcie_rs_serdes|busy_altgxb_reconfig*]\“} *）