文章 ID: 000078306 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么我会看到Arria 10 PIPE 设计中的tx_clkout和pipe_hclk输出时钟的时序限制问题？

环境

  • 英特尔® Quartus® II 订阅版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明 tx_clkout pipe_hclk Quartus® II 软件 14.0 Arria® 10 版的 PIPE 设计中，这些时钟和输出时钟被错误地约束。
    解决方法

    要解决此问题，请参阅高级 Synopsys 设计限制 （。SDC） 文件，请按照以下步骤操作：

    1. 包含 SDC 文件中的derive_pll_clock限制。
    2. 在derive_pll_clock限制下方的一行中，使用remove_clock约束来删除 tx_clkout 和 pipe_hclk 。
    3. 使用 create_clock SDC 命令在其接口重新创建这些时钟

    计划将在 Quartus II 软件的未来版本中修复。

    相关产品

    本文适用于 3 产品

    英特尔® Arria® 10 SX SoC FPGA
    英特尔® Arria® 10 GT FPGA
    英特尔® Arria® 10 GX FPGA

    更多帮助？

    联系支持中心

    法律声明

    1

    在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。