基于 UniPHY 的内存接口 IP 内核由 PHY 和集成的控制器提供。在 Quartus® II 设计软件版本 10.0 SP1 和更早的版本中,没有 MegaWiticsd 选项来实例化 UniPHY PHY 独立用于自定义控制器。但是,您可以按照概述的流程将Altera高性能内存控制器替换为自定义内存控制器。
- 对基于 UniPHY 的内存控制器 IP 的变体进行参数化和生成。
- 这将生成一个称为 .v 或 .vhd的顶级 HDL 文件,以及命名为 的子目录。
- 顶级模块实例化了_controller_phy模块。该模块位于/rtl目录,进而实例化 PHY 和控制器。
- 控制器模块名称:_alt_ddrx_controller
- PHY 模块名称:_memphy_top
- 生成的引脚和时序限制脚本要求保持设计层次结构。
- 打开/ rtl/_controller_phy.sv文件。
- 请使用您的自定义控制器模块替换_alt_ddrx_controller模块。
- 删除Altera 高性能内存控制器的端口,并添加自定义控制器的顶级端口。
- 同样,在.v或.vhd文件中更新顶级模块中的端口名称。
- 编译和模拟设计,以确保功能。
- 请注意,重新生成 UniPHY 内存接口 IP 将擦除对 HDL 文件所做的所有修改。您在 MegaWi 模块中选择的参数存储在顶级 模块中。因此,每当 IP 变体重新生成时,必须重复上述步骤。