文章 ID: 000078182 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

选定 Generate Value Change Dump （VCD） 时，Stratix V 设备的 13.0 Quartus® II NativeLink 模拟失败

环境

  • 英特尔® Quartus® II 订阅版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    在 13.0 Quartus® II 软件版本中，NativeLink 仿真 对于 Stratix® V 设备，不允许值更改转储 （VCD），但是 此选项可在 EDA 工具设置 > 模拟 窗口 下进行选择。 如果您选择 生成值更改转储 （VCD） 文件脚本 和 编译 测试台， NativeLink 生成一个 .do 文件 与扩展 _run_msim_gate_verilog.do 。 此文件包含 _dump_all_vcd_nodes.tcl 其中 使模拟失败。没有错误或警告消息 要报告错误。

    解决方法

    此问题在 13.0 Quartus® II 软件版本中得到解决 服务包 1。

    要编译设计，请不要选择 生成价值 更改转储 （VCD） 文件脚本，或删除 _dump_all_vcd_nodes.tcl 文件 来自 _run_msim_gate_verilog.do .

    相关产品

    本文适用于 1 产品

    Stratix® V FPGA

    更多帮助？

    联系支持中心

    法律声明

    1

    在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。