说明
POS-PHY 4 级内核不具备与您使用的 I/O 标准要求的引脚限制以外的任何引脚限制。以下是对要求的总结：
- 应将 tdclk 放置在输出数据引脚上，以匹配数据输出传播延迟。
- 如要进行静态对齐，发射器输出应放置在同一 I/O 组中。
- Quartus® II 对将单端引脚放置到差分对旁边进行了限制，以增强抗噪声能力。特定限制内置于 Quartus II 中，因封装和设备而异。在同一封装内进行设备迁移会影响不同的引脚，因为它们的线条绑定方式不同。
Stratix II：
64 位/128 位内核：
- 高速数据/控制 （LVDS）：I/O 内存条 1，2，5，6。所有适用于单个接收器的高速引脚都必须位于同一个 I/O 组。
- 状态总线 （LVTTL）：任何 I/O 组，取决于正常的银行分配规则。
- 注：LVTTL 输出（如接收器内核的状态总线）需要 3.3 V 参考电压，但Stratix II LVDS 需要 2.5 伏参考电压。这意味着 POS-PHY 4 级内核的状态输出不能与其数据输入位于同一个 I/O 组上。这并不是Stratix的问题，因为 LVDS 参考电压是 3.3 V。
32 位内核：
- 高速数据/控制 （LVTTL）：任何 I/O 组，取决于正常的银行分配规则。
- 状态总线 （LVTTL）：任何 I/O 组，取决于正常的银行分配规则。
Stratix / Stratix GX：
64 位/128 位内核：
- 高速数据/控制 （LVDS）：仅 I/O 内存条 1 和 2
- 状态总线 （LVTTL）：任何 I/O 组，取决于正常的银行分配规则。
32 位内核：
- 高速数据/控制 （LVTTL）：任何 I/O 组，取决于正常的银行分配规则。
- 状态总线 （LVTTL）：任何 I/O 组，取决于正常的银行分配规则。