说明
动态选择时钟源时，可以在以下对的源之间选择：
- 两个 PLL 输出（例如一个 PLL 的 C0 或 C1 输出）
- 两个 PLL（例如一个 PLL 的 C0/C1 时钟输出或另一个 PLL 的 C0/C1 时钟输出）
- 两个时钟引脚（如 CLK0 或 CLK1）
- 时钟引脚和 PLL 输出的组合
时钟引脚只能连接到时钟控制模块的端口 0 和 1。PLL 输出只能连接到时钟控制模块的端口 2 和 3 个。甚至编号不清的 CLK 和 PLL 输出计数器甚至连接到 ALTCLKCTRL 模块的输入端口，奇数的 CLK 和 PLL 输出计数器连接到 ALTCLKCTRL 模块的奇数端口。
如果设计仅在时钟控制模块上使用两个 PLL 输出时钟而没有任何时钟引脚，则 MegaWistreamd® 插件管理器实例化仍必须有 4 个端口，因为 PLL 输出只能连接到时钟控制模块的端口 2 和 3。
请参阅 Stratix II 手册第 2 卷第 1 章中的 时钟部分，了解任何一个时钟控制模块的可能组合。例如，对于 Global Clock 0，其时钟控制模块可以接受时钟引脚 CLK0p 和 CLK1p 的输入，以及 PLL1 的 C0 和 C1 输出。