文章 ID: 000078100 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

当我尝试模拟 DDR2 高性能控制器时,列地址为何在用户模式中以未定义值为地址总线?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

您必须初始化以下信号从示例驱动程序进入控制器:

local_address、local_be、local_cs_addr、local_read_req、local_row_addr、local_size、local_wdata。

设计用户逻辑时无法初始化这些信号会导致 CAS 值未定义的问题,这可能会导致local_write_req和local_wdata_req信号同时进入高位,并可能导致其他意外的控制器行为。





                                                                                                                        
local_write_req,

相关产品

本文适用于 3 产品

Stratix® II FPGA
Stratix® III FPGA
Cyclone® III FPGA

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。