关键问题
说明
此问题影响 DDR2 和 DDR3、LPDDR2、QDR II 和 RLDRAM II 产品。
面向 Arria V 设备的外部内存接口，其中 PHY 时钟树不由计数器 0-3 或计数器 5 月 14-17 日驱动 无法满足时序要求。
解决方法
此问题的变通办法是使用 QSF 分配来 约束 PLL 输出计数器，如下所示：
set_location_assignment -到
要查找 和 请关注 这些步骤：
- 在 Quartus® II 软件中编译设计。
- 使用 查找 或网络列表 查找 PLL RTL Viewer 中的导航工具。
- 在 RTL Viewer 中打开设计。
- 右键单击所需的
GENERIC_PLL实例 并从 查找 菜单中选择 在 Chip Planner 中 查找 。 - Chip Planner 显示一个 PLL 输出计数器，它位于何处 将放置通用 PLL 实例。选择 PLL 输出计数器 在 节点 属性 窗口中查看其属性、模式和值。
PLL output signal是整个值 名称属性， 位置属性的值是 PLL 当前使用的计数器的计数器位置。找到想要的 PLL 计数器位置。PHY 时钟必须由计数器 0-3 驱动 或 14-17，它们始终是四强或四强计数器 在平面布置图中，取决于 FFPLL 的方向。只 两个计数器中的一个可以驱动 PHY 时钟树的每个输入：
phy_clkbuf[0]: 0, 17
phy_clkbuf[1]: 2, 15
phy_clkbuf[2]: 1, 16
phy_clkbuf[3]: 3, 14
为了获得最佳性能，PHY 时钟应由任一驱动
计数器 0-3 或计数器 14-17。您可能必须更改选定的
从 FFPLL_* 到 PLLOUTPUTCOUNTER_* 各个元素
请参阅每个计数器的 PLL 计数器位置。
以下示例显示了 QSF 分配的一个示例：
set_location_assignment PLLOUTPUTCOUNTER_X81_Y91_N1
-to qdrii_example|dut_if0:if0|dut_if0_pll0:pll0|pll_mem_phy_clk
�
此问题将在将来的版本中修复。