说明
使用以下操作时发生此错误消息：
- 搭载 UniPHY IP 的Altera QDRII 和 QDRII SRAM 控制器
- 连接到 QDRII 组件，读取延迟为 2
由于 Arria 物联网元件的内部结构® II GX，Stratix® III 和 Stratix IV 设备在连接到读取延迟为 2 的 QDRII SRAM 组件时，必须通过交换 CQ 和 CQn 信号连接。
连接读取时钟：
- QDRII SRAM 组件 CQ 引脚 -> FPGA CQn 引脚（在 pin planner 中标记 Qbar）
- QDRII SRAM 组件 CQn 引脚 -> FPGA DQS 引脚（在 pin planner 中标记 S）
对于具有 1.5 或 2.5 周期读取延迟的 QDR II 或 QDR II SRAM 设备，请将 CQ 连接到 DQS 引脚（Quartus II Pin Planner 中的 S）和 CQn 到 CQn 引脚（Quartus II Pin Planner 中的 Qbar）。