文章 ID: 000077955 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么在Cyclone III 或 Cyclone IV 设备中模拟级联 PLL 输出计数器时,我的输出时钟不能切换?

环境

  • Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® II 软件版本 9.1 及更高版本出现问题,在针对 Cyclone III 和Cyclone IV 设备的设计中,PLL 输出计数器级联的功能模拟期间,输出时钟可能无法切换。此问题与功能模拟模型相关,并不影响硬件行为。

    解决方法

    要解决此问题,在配置 ALTPLL 宏功能使用输出计数器级联时,使用时序模拟。时序模拟不受功能模拟模型中问题的影响。

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    本文适用于 4 产品

    Cyclone® IV GX FPGA
    Cyclone® III LS FPGA
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