关键问题
说明
根据 100G Interlaken MegaCore 功能
用户指南，用户逻辑应驱动 tx_pll_locked 输入
向具有逻辑和特性的Arria 10 100G Interlaken IP 内核发出信号
Arria pll_locked 10 TX 的输出信号
PLL IP 内核。但是，此信息不完整。输入
信号到逻辑， 并应包含每个
TX PLL pll_cal_busy 信号。
以单个外部 TX PLL 为例， 请参阅 图 5-3，Arria 10 PLL 至 Arria 10 100G Interlaken MegaCore 功能连接图示，在"迁移 100G Interlaken IP"中 《Stratix V 到 Arria 10 设备》章节 （Arria 10 迁移指南。
解决方法
此问题没有变通办法。确保您连接该Arria 10 个外部 TX PLL 到您的 100G Interlaken IP 内核 此勘误中的说明。
此问题在 100G 版本 14.1 中修复 Interlaken MegaCore 功能用户指南。