说明
对于Stratix II 设备，使用 LVDS 输入或输出的侧 I/O 组（1、2、5、6）的 VCCIO 需要 2.5V。
顶部/底部条的时钟输入引脚（3、4、7、8）使用 VCCINT，因此 VCCIO 可以不同地支持这些存储体中的其他 I/O 标准 （Quartus® II 默认值为 3.3V）。
内存条 9、10、11 和 12 上的 PLL 输出引脚需要 3.3V VCCIO 来驱动 LVDS 信号。