不建议在 refclk
PCIe® 硬 IP 内核与外部内存接口 IP 内核(包括所有基于 UniPHY 和 ALTMEMPHY 的控制器)之间共享。PCIe 接口和外部内存接口需要直接 refclk
来自不同专用时钟输入引脚的 PLL。
为了让内存控制器使用与 PCIe 硬 IP 内核相同的时钟,需要将 coreclkout
PCIe 硬 IP 核的信号串联到内存 IP 内核的 refclk 输入。不建议这样做,因为全局时钟路由资源引起的额外抖动将影响外部内存接口的性能。
不建议在 refclk
PCIe® 硬 IP 内核与外部内存接口 IP 内核(包括所有基于 UniPHY 和 ALTMEMPHY 的控制器)之间共享。PCIe 接口和外部内存接口需要直接 refclk
来自不同专用时钟输入引脚的 PLL。
为了让内存控制器使用与 PCIe 硬 IP 内核相同的时钟,需要将 coreclkout
PCIe 硬 IP 核的信号串联到内存 IP 内核的 refclk 输入。不建议这样做,因为全局时钟路由资源引起的额外抖动将影响外部内存接口的性能。
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