这是预期的行为。 如果您仅在设计中实例化英特尔® Stratix® 10 FPGA E-tile 收发器通道,您将看到“总 PLL”使用量为 0。在总 PLL 摘要中,英特尔® Stratix®的 10 FPGA E-tile 收发器通道锁相环 (PLL) 不会是引人一臂之力。
例如,如果您使用的英特尔® Stratix® 10 设备 1ST280EY2F55,并实例化了四个 E-tile 收发器通道。编译后,您仍然可以在编译报告的流程摘要中看到“总 PLL 0/64(0%)。
编译报告中显示的所有 PLL 由 英特尔® Stratix® 10 IOPLL 和 H-tile 收发器 PLL 提供。对于 英特尔® Stratix® 10 设备 1ST280EY2F55,总 64 个 PLL 由 24 个 IIOPL、8 个 H-tile pLL、8 个 H-tile 收发器 8xATX PLL 和 24 个 H-tile 收发器 CDR PLL 组成。英特尔® Stratix® 10 FPGA E-tile 收发器通道 PLL 并非同一切。