文章 ID: 000077382 内容类型: 故障排除 上次审核日期: 2019 年 05 月 13 日

节点: <hierarchy>|gen_ct1_hssi_pldadapt_rx.inst_ct1_hssi_pldadapt_rx~aib_rx_internal_div.reg 被确定为时钟,但未进行相关的时钟分配。</hierarchy>

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 收发器 PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime Pro Edition 软件版本 17.1 及更早版本出现问题,在实例化设计中的收发器原生 PHY 英特尔® Stratix® 10 FPGA IP 时,在时序分析中可能会遇到此警告。

    问题特定于收发器原生 PHY 英特尔® Stratix® 10 个FPGA IP 实例名称包含一个以上数字的方形支架。

    例如:

    “my_instance[0].u0”可以正常工作。

    “my_instance[10].u0”会导致错误


    包含方形支架的实例名称是使用生成声明实例化相同组件的多个实例的常见结果。

    解决方法

    为解决此问题,请确保您的收发器原生 PHY 英特尔® Stratix® 10 个FPGA IP 实例名称不包含包含多个数字的平方支架。

    此问题计划在英特尔 Quartus Prime 专业版软件的未来发行版中得到解决。

    相关产品

    本文适用于 1 产品

    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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