文章 ID: 000077345 内容类型: 故障排除 上次审核日期: 2020 年 10 月 28 日

为什么我在英特尔® Stratix 10 设备上看到频率不正确的 PreSICE 收发器校准时钟?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    如果英特尔 Quartus® Prime 软件缓存了旧版本的 OSC_CLK_1 Quartus 设置文件 (QSF) 分配,您可能会英特尔® Stratix® 10 设备上看到频率不正确的 PreSICE 收发器校准时钟。

    FPGA内部的 PLL 接收来自OSC_CLK_1引脚的时钟,并向 PreSICE 提供一个 250 MHz 校准时钟。此时钟校准所有 10 英特尔® Stratix® L-Tile 和 H-Tile 设备 ATX PLL、FPLL、CDR/CMU PLL 和 PMA。

    时钟源和频率在 英特尔® Quartus® Prime 软件项目设备和引脚选项 GUI 或下面的 QSF 文件示例任务中选择。

    set_global_assignment名称DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHz

    如果您最近更改了 英特尔 Quartus Prime 软件中的配置时钟源设置,则 英特尔 Quartus® Prime 软件可能会缓存并使用旧版本。这可能会导致频率校准时钟不正确,从而导致 英特尔® Stratix® 10 L-Tile 或 H-Tile 设备收发器通道上的误码率 (BER) 更高。

    解决方法

    要变通解决此问题,您可以在更改配置时钟源设置后清理英特尔® Quartus® Prime 软件数据库。您可以使用 英特尔® Quartus® Prime 软件菜单执行此操作,如下所示。

    项目 > >所有修订版的清理项目

    然后,必须重新编译 英特尔® Quartus® Prime 软件项目。

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    本文适用于 1 产品

    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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