文章 ID: 000077209 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

为什么我的ALTDQ_DQS2设计有冲突的警告消息?

环境

    英特尔® Quartus® II 订阅版
BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

当您在 Quartus® II 软件版本 11.1SP2 及更早版本中使用 Stratix® ALTDQ_DQS2 兆功能进行设计时,可能会遇到以下冲突警告:

警告 (129000):输入端口 PHASECTRLIN 上的凌动"|vm_altdq_dqs2_stratixv:altdq_dqs2_inst|dqs_delay_chain",这是stratixv_dqs_delay_chain基元,未合法连接和/或配置
信息(129003):输入端口 PHASECTRLIN[0] 由恒定信号驱动,但编译器希望此输入端口连接到真实信号
信息 (129003):输入端口 PHASECTRLIN[1] 由常量信号驱动,但编译器希望此输入端口连接到真实信号
信息 (129007):编译器期望输入端口 PHASECTRLIN 断开连接,因为stratixv_dqs_delay_chain凌动"|vm_altdq_dqs2_stratixv:altdq_dqs2_inst|dqs_delay_chain"有其use_phasectrlin参数设置为"FALSE"

您可能会收到针对 ENAPHASETRANSFERREG、RSTPHASEINVERTCTRL 端口的类似警告。

解决方法

这些警告不会造成伤害。解决方法是断开警告中指定的端口。一旦端口断开连接,警告就会消失。

 

此问题将在 Quartus® II 软件的未来发行版中解决。

 

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Stratix® V GX FPGA

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