文章 ID: 000076994 内容类型: 产品信息和文件 上次审核日期: 2019 年 10 月 17 日

英特尔® Stratix® 10 DDR4 IP 芯片如何在翻盖式拓扑中为顶部和底部内存设备选择信号映射？

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 外部内存接口英特尔® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    在英特尔® Stratix® 10 DDR4 IP 参数编辑器中启用翻盖式拓扑时，每个 Rank 要求两个 CS 引脚分别配置顶部和底部内存芯片。以下内容展示了如何在单列和双列设计中将 CS 引脚从FPGA映射到内存芯片。

    解决方法

    对于单列组件：

    Top（非镜像）组件（FPGA_CS0）进入MEM_TOP_CS0

    底部（镜像）组件，FPGA_CS1，进入MEM_BOT_CS0

    对于双 Rank 组件：

    顶部（非镜像）组件，FPGA_CS0 进入MEM_TOP_CS0，FPGA_CS1 进入MEM_TOP_CS1

    底部（镜像）组件，FPGA_CS2 进入MEM_BOT_CS0，FPGA_CS3 进入MEM_BOT_CS1

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    本文适用于 1 产品

    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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