说明
如果跨 8 个 I/O 内存条的 PLL 参考时钟连接，则使用 英特尔® Stratix® 10 EMIF IP 时可能会看到与此类似的消息的 fitter 错误：
内部错误：子系统：CPLL，文件：/quartus/periph/cpll/refclk_gen6_param_util.cpp，行：387
当前不支持 12 块的参考时钟网络！
这一点通常在更大的英特尔 Stratix 10 设备上看到，这些设备将多个外部内存接口放置在一个 I/O 列共享内核时钟或 PLL 参考时钟中。请注意，共享内核时钟时，PLL 参考时钟还分布在内核时钟共享总线中，该总线连接着内核时钟主时钟与从业者。
解决方法
确保 EMIF PLL 参考时钟未连接到同一 I/O 列中的 8 个以上的相邻 I/O 组。有关您英特尔® Stratix® 10 设备的 I/O 存储体的信息，请参阅 英特尔Stratix 10 设备引脚输出文件。
在引脚文档第一页的表格中，它显示了与每个受支持封装的 I/O 组的引脚数绑定在一起的 I/O 组。如要确定 8 个 I/O 条的 PLL 参考时钟路径，这还包括未绑定并在表中标明为"-"的 I/O 内存条。