英特尔® Stratix® 10 设备完成配置并进入用户模式后，您需要在运行应用程序之前实施重置顺序。配置阶段结束后，预计英特尔 Stratix 10 设备的功能不会同时进入用户模式。当设备进入用户模式时，免费的运行时钟可能会导致用户逻辑之间的时钟争相状态，从而损坏设备的初始条件。
为防止此事件，英特尔建议您使用用户重置和时钟门英特尔 Stratix 10 FPGA IP，并使用您自己的用户逻辑来取消用户时钟门禁用，并取消维护全局重置信号，如 图 1 所示。使用用户重置和时钟门 英特尔 Stratix 10 FPGA IP 内核，从user_reset端口去表明信号，以解禁用户时钟。然后，在用户时钟门禁之后，构建您自己的逻辑，去表明全局重置信号。
请注意， 免费运行时钟是外部来源时钟，而 用户时钟是可在FPGA中时钟用户逻辑的时钟。 用户时钟 也可以是一个免费的运行时钟或锁相环 （PLL） 生成的时钟。
预计只需要一个 IP 实例来取消所有用户时钟，而全局重置信号则应该用于在多个域中发布/去维护重置。如果设计有多个重置域，请确保全局重置信号保持足够长的时间，使信号在将其去表明之前传输到所有域。
图 1。用户重置和时钟 Gating 结构图
注：不要使用用户重置和时钟门英特尔 Stratix 10 FPGA IP 的user_clkgate端口。
建议使用user_reset用户重置和时钟门 IP 英特尔 Stratix 10 FPGA用户重置和全局重置信号的去嵌入延迟来卸载延迟
user_reset信号去延时必须超过一个用户时钟周期。您可以通过在用户重置和时钟门英特尔 Stratix 10 FPGA IP 中输入 De-usvid Delay 值来获得所需的延迟。用户重置和时钟门英特尔 Stratix 10 FPGA IP 中 De-FPGA Delay 参数的可能值在 0 ns 到 65，535 ns 之间。您必须使用内部的标准抗亚稳定技术来构建一个同步器：
- 用户逻辑 以解码用户时钟，以将user_reset信号与免费运行时钟同步。
- De-assert Global Reset 的用户逻辑可就用户时钟同步user_reset信号。
全球重置信号去嵌入延迟必须足够长，才能让全局重置信号在用户 Clock 运行后传达到系统的全局重置逻辑。构建您自己的用户逻辑，以在user_reset被取消维护并且用户 Clock 正在运行之后，去表明全球重置信号。您还必须使用标准抗亚稳定技术将全局重置信号与用户时钟同步。
图 2。用户重置和时钟计时图
这些信息记录在英特尔® Quartus® Prime 专业版软件 v19.1 的最新英特尔 Stratix 10 配置用户指南 中。