文章 ID: 000076880 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

为什么在模拟 Aldec Riviera-PRO 2017.02 中的英特尔 Stratix 10 设计时会看到细化时间错误?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 模拟、调试和验证
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    由于 Aldec Riviera-PRO* 2017.02 中的一个错误,在模拟英特尔® Stratix® 10 设计时,您可能会看到与以下类似细化时间错误。

    # 内核:ERROR:位"cr_rlpbk_en"的属性具有非法的冲突值

    解决方法

    如果需要修复此问题,请与 Aldec 联系 Aldec 以获取 Riviera-PRO 的更高版本。

    相关产品

    本文适用于 1 产品

    英特尔® Stratix® 10 GX FPGA

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