在使用 Quartus® Prime Pro Edition 软件 v18.0 对 JIC 文件进行Stratix® 10 FPGA 期间，CONF_DONE 和 INIT_DONE 是否应该保持高电平？

不能， CONF_DONE 和 INIT_DONE 信号在 JIC 文件编程期间不应Stratix® 10 FPGA 置位高电平。

在 JIC 文件编程过程中，使用 Quartus® Prime Pro Edition 软件 v18.0 为Stratix® 10 FPGA 设备配置辅助镜像（出厂默认 SFL 映像）时，您可能会遇到意外的 CONF_DONE 和 INIT_DONE 信号断言。帮助程序映像（出厂默认 SFL 映像）仅包含固件数据，不包含完整的配置数据。因此，Stratix® 10 FPGA设备仅配置固件数据，并且即使 CONF_DONE 和 INIT_DONE 信号被置位为高电平，Stratix® 10 FPGA设备仍未进入用户模式。

在 Quartus® Prime Pro Edition 软件 v17.1 及更低版本中，由于帮助程序映像（出厂默认 SFL 映像）包含完整的配置数据，因此 CONF_DONE 和 INIT_DONE 信号预期为高电平。

此无效的 CONF_DONE 和 INIT_DONE 状态不会导致任何 JIC 编程失败。

此问题已在 Quartus® Prime Pro Edition 软件 v21.4 及更高版本中修复。